前向纠错(FEC)技术
fec几乎可以满足任何连接要求
Viasat在先进物理层技术和内部开发方面的经验使我们成为一站式FEC商店. 我们的前向纠错解决方案包括多样化的软件组合, DSP, FPGA, 卫星FEC调制解调器的ASIC实现, mobile, and optical communications systems.
用于光通信的先进FEC代码
Proven modules
我们已经开发并实现了经过验证的FEC前向纠错模块，这些模块是实现100到800 Gbps吞吐量所必需的, 并且根据核心的大小和数据速率具有最高的净有效编码增益.
Range of products
FEC技术包括高增益涡轮积码(TPC)。, low density parity check (LDPC), and Bose-Chaudhuri-Hocquenghem (BCH). 我们的产品包括fpga和asic的IP核.
TPCs for optical communications
Viasat 66200 SDFEC(软判决前向纠错)是一种涡轮产品码(TPC)系列，设计用于高速光通信(100, 200, 400, 800G). With either 7% or 20% overhead, tpc是高数据速率的最佳FEC, 需要低延迟和高净等效编码增益(NECG)的高编码增益应用.
FEC code types
Find what you need
random error-correcting cyclic codes
BCH码是一类功能强大的随机纠错循环码. 这些FEC代码用作构建更强大的代码的组件代码和错误层移除工具.
我们已经使用不同的代数解码选项实现了各种不同尺寸和校正容量的BCH码的编码器/解码器. BCH编解码器灵活的设计可以很容易地扩展到支持不同的块大小和纠错能力，而不是我们目前的配置.
Available configurations:
| Serial number | FEC type | Decoding type | Block size (bits) | Code rate(s) | Implementation device | Maximum speed (line rate) |
| 1) | BCH | Hard-decision | 16383 | t<=12 | ASIC / Intel FPGA / Xilinx FPGA |
800 Mbps |
| 65535 | t<=12 | |||||
| 2) | BCH | Hard-decision / Soft-decision | 16 | t<=1,2,(3) | ASIC / Intel FPGA / Xilinx FPGA |
200 Mbps |
| 32 | ||||||
| 64 | ||||||
| 128 | ||||||
| 256 |
串行或并行连接的卷积码
ctc使用强大的迭代解码来实现接近编码理论极限的性能. 它们采用串行或并行串联卷积码，内部和外部代码之间伪随机交错. ctc在较低的码率下表现非常好，并已用于各种电信标准，包括DVB-RCS.
我们为DVB-RCS CTC开发了DSP和FPGA实现. 这个实现可以很容易地扩展，以适应其他CTC配置.
| Serial number | FEC type | Decoding type | Block size (bits) | Code rate(s) | Implementation device | Maximum speed (line rate) |
| 1) | DVB-RCS CTC | Soft-decision | 96 (info) | 1/2, 2/3, 3/4, 5/6, and 7/8 | Xilinx Virtex-2 Pro / DSP | Up to 10 Mbps |
| 128 (info) | 1/2, 2/3, 3/4, 5/6, and 7/9 | |||||
| 424 (info) | 1/2, 2/3, 3/4, 5/6, and 7/10 | |||||
| 440 (info) | 1/2, 2/3, 3/4, 5/6, and 7/11 | |||||
| 456 (info) | 1/2, 2/3, 3/4, 5/6, and 7/12 | |||||
| 848 (info) | 1/2, 2/3, 3/4, 5/6, and 7/13 | |||||
| 864 (info) | 1/2, 2/3, 3/4, 5/6, and 7/14 | |||||
| 880 (info) | 1/2, 2/3, 3/4, 5/6, and 7/15 | |||||
| 1696 (info) | 1/2, 2/3, 3/4, 5/6, and 7/16 | |||||
| 1712 (info) | 1/2, 2/3, 3/4, 5/6, and 7/17 | |||||
| 1728 (info) | 1/2, 2/3, 3/4, 5/6, and 7/18 | |||||
| 1504 (info) | 1/2, 2/3, 3/4, 5/6, and 7/19 |
由非常稀疏的奇偶校验矩阵定义的FEC
LDPC是一个强大的FEC选项，由非常稀疏的奇偶校验矩阵定义. LDPC设计允许并行迭代解码器处理, 它可以以硬件友好的方式实现，同时保持接近香农极限的优异性能. These cores use our proprietary, efficient, 以及用于实现LDPC编码器和解码器的可扩展架构.
Available LDPC products:
| Serial number | FEC type | Decoding type | Block size (bits) | Code rate(s) | Implementation device | Maximum speed (line rate) |
| 1) | DVB-S2 LDPC | Soft-decision | 16200 | 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 | ASIC / Altera Stratix FPGA / Xilinx Virtex-4 FPGA |
800 Mbps with 270 MHz clock |
| 64800 | 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9, 9/10 | |||||
| 2) | Proprietary LDPC | Soft-decision | 16200 | 1/2, 2/3, 3/4, 4/5, 5/6 | Xilinx Virtex-4 60 and 100 | 100 Mbps with 200 MHz clock |
| 3) | CCS DS LDPC | Soft-decision | 8176 | 7/8 | Xilinx Virtex-5 330 | 1.4 Gbps with 150 MHz clock |
| 4) | CCS DS LDPC | Hard-decision | 8176 | 7/8 | Xilinx Virtex-5 330 | 1.4 Gbps with 150 MHz clock |
具有不同FEC类型的内部和外部代码
我们的其他异构级联代码的实现具有不同FEC类型的内部和外部代码. 这使您能够利用不同FEC类型的优点, 产生具有卓越性能的连接代码.
异构串联代码设计:
| Serial number | FEC type | Decoding type | Block size (bits) | Code rate(s) | Implementation device | Maximum speed (line rate) |
| 1) | DVB-S2 LDPC + BCH | Soft-decision | 16200 | 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 | ASIC / Altera Stratix FPGA / Xilinx Virtex-4 FPGA |
800 Mbps |
| 64800 | 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9, 9/10 | |||||
| 2) | Proprietary LDPC + BCH | Soft-decision | 16200 | 1/2, 2/3, 3/4, 4/5, 5/6 | Xilinx Virtex-4 FPGA | 100 Mbps |
| 13) | TPC + RS | Hard-decision | 130560 | 0.5 | Xilinx Virtex-5 FPGA | 2.5 Gbps |
Powerful non-binary cyclic codes
里德-所罗门码是一类功能强大的非二进制循环码. RS码的非二进制符号性质使其适合于校正相关错误事件. 由于RS码在一个符号一个符号的基础上进行校正, 落入一个符号中的相关比特错误一起得到纠正. 这些FEC代码用作构建更强大的代码(如rs - tpc或rsp)的组件代码，也用作串联代码中的错误层移除工具.
我们使用不同的算法实现了不同大小和校正能力的RS码的编码器/解码器. RS编解码器的灵活设计可以扩展到支持不同的块大小和纠错能力，而不是目前的配置.
Available configurations:
| Serial number | FEC type | Decoding type | Block size (bits) | Code rate(s) | Implementation device | Maximum speed (line rate) |
| 1) | RS | Hard-decision | 2040 | 0.937254902 | Xilinx Virtex-5 200 | 1.4 Gbps |
| 2) | RS | Hard-decision | 2040 | 0.937354902 | Xilinx Virtex-5 200 | 10 Gbps |
| 3) | RS | Hard-decision | 32640 | 0.9375 | Xilinx Virtex-5 200 | 10 Gbps |
串行或并行连接的卷积码
tpc是串行连接的BCH代码，内部代码和外部代码之间行/列交错. 这种结构与迭代软判决译码相结合，使纠错性能接近香农极限. tpc在高码率下特别强大.
我们的TPC算法构成了AHA4540的主干，这是第一个商用TPC ASIC. 我们已经将tpc作为东南亚IPSTAR卫星通信系统的FEC层和其他几个通信平台.
TPC selections:
| Serial number | FEC type | Decoding type | Block size (bits) | Code rate(s) | Implementation device | Maximum speed (line rate) |
| 1) | TPC | Soft-decision | 16384 | 0.779 | Xilinx Virtex-4 FPGAs | 1.2 Gbps |
| 32768 | 0.85, 0.824 | |||||
| 65536 | 0.93, 0.87 | |||||
| 2) | TPC + RS | Soft-decision | 1024 | 0.66 | ASIC / Xilinx Virtex-4 FPGAs | 1.5 Gbps |
| 4096 | 0.325, 0.495, 0.635, 0.717, 0.793 | |||||
| 8192 | 0.384, 0.423, 0.467, 0.578, 0.703, 0.747, 0.786, 0.835 | |||||
| 16384 | 0.367, 0.404, 0.454, 0.511, 0.532, 0.619, 0.633, 0.779, 0.828, 0.879 |
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